Kami menulis modul testbench dan menjalankan simulasi di persekitaran ModelSim dari Altera.
Perlu
- - komputer;
- - persekitaran pembangunan terpasang Quartus II + ModelSim.
Arahan
Langkah 1
Langkah pertama adalah memastikan jalan ke alat ModelSim ditentukan dalam persekitaran pembangunan Quartus II. Untuk melakukan ini, buka menu Alat -> Pilihan. Dalam pilihan, pergi ke Umum -> Pilihan Alat EDA. Kita dapati bidang ModelSim-Altera dan jenis C: / altera / 13.0sp1 / modelsim_ase / win32aloem ke dalamnya atau, dengan mengklik butang dengan tiga titik, kita mencari direktori ini di komputer kita. Secara semula jadi, untuk versi Quartus selain versi saya, anda akan mempunyai jalan sendiri ke direktori "win32aloem".
Langkah 2
Anda mempunyai projek untuk FPGA di Quartus II. Cara menulis ujian, atau testbenches (testbench) - ini adalah topik untuk artikel yang berasingan. Buat masa ini, mari kita anggap bahawa ruang ujian anda telah ditulis. Sekarang anda perlu memberitahu persekitaran pembangunan ujian mana yang ingin anda gunakan semasa membuat simulasi. Untuk melakukan ini, buka tetapan melalui menu Tugasan -> Tetapan … Di tetingkap yang terbuka, di EDA Alat Tetapan -> bahagian Simulasi, klik butang Uji Bangku … Di sini, by the way, anda dapat mengatur beberapa ujian dan beralih ke yang diperlukan semasa menyusun projek.
Langkah 3
Tingkap untuk mengedit ujian telah dibuka. Kami belum membuat bangku ujian, jadi senarai itu kosong. Klik butang Baru … Di tetingkap yang terbuka, anda perlu menetapkan tetapan ujian.
Di sebelah kiri medan, klik pada butang dengan tiga titik. Pilih fail dengan kod testbench dan klik Buka. Sekarang klik butang Tambah. Ujian itu muncul dalam senarai ujian.
Selepas itu, di lapangan, tetapkan nama modul peringkat teratas yang ditentukan dalam bangku uji anda. Anda boleh memasukkan nama apa pun di lapangan, secara lalai ia akan dibuat secara automatik sama dengan nama modul.
Itu sahaja, kami telah menetapkan tetapan ujian asas. Klik OK dua kali. Kini ujian kami telah muncul dalam senarai dropdown bangku ujian. Klik OK sekali lagi.
Langkah 4
Sekiranya anda belum membuat sintesis projek, sudah tiba masanya untuk melakukannya. Pilih Pemprosesan -> Mula -> Mula Analisis & Sintesis dari menu, atau tekan kombinasi kekunci Ctrl + K, atau cukup klik ikon yang sesuai di panel atas.
Langkah 5
Simulasi boleh dimulakan. Pilih Alat -> Jalankan Alat Simulasi -> Simulasi RTL dari menu (1) atau klik ikon Simulasi RTL di panel atas (2).
Langkah 6
Alat ModelSim akan dimulakan, yang akan melaksanakan semua arahan yang tertulis di testbench anda, dan berhenti (jika anda secara khusus menunjukkan ini dengan arahan $ stop dalam kod ujian). Skrin akan memaparkan gambar rajah tahap input dan output FPGA yang anda terangkan dalam projek anda.
